Lattice FPGA ECP/EC를 이용한 PLL 구성

2005년 02월 10일

시스템 클럭의 분배와 Skew의 제어가 시스템 성능 전반에 있어서 중요한 요인이 되어감에 따라 디지털 시스템 설계자에게 PLL(Phase Locked Loop)의 중요성은 점점 증가해 가고 있다. 래티스는 sysCLOCK™ PLL 테크놀로지를 LatticeECP™와LatticeEC™디바이스 패밀리에 장착함으로써 설계자들이 클럭을 제어하는데 도움을 주도록 하였다. Lattice ECP/EC 디바이스군에 장착된 PLL소자들은 모두 동일한 아키텍쳐를 공유하고 있다. 이 기사에서는 ECP/EC에 장착된 PLL의 특징과 기능을 설명하고 ispLEVER 디자인툴을 이용한 사용법을 기술하였다. 조홍석 | 래티스반도체 한국지사 (02-583-6783)