반도체 전문 온라인 매거진 - 올포칩

이번 발표는 파리에서 열린 CMP의 연례 사용자 회의에서 이뤄졌다. CMP 연례 사용자 회의는 CMP의 멀티 프로젝트 웨이퍼 서비스를 사용하거나 관심을 갖고 있는 학계, 연구기관 또는 사기업 대표들을 위한 공개 행사로서, 참가 단체들은 보통 수십에서 수천 개에 달하는 소량의 첨단 IC를 입수할 수 있다.

45nm CMOS 공정기술의 도입은 대학에서 65nm 및 90nm와 같은 이전 CMOS 기술 세대를 이용할 수 있게 한 성공적인 협력을 바탕으로 구축되었다. 일례로, 지금까지 100개 이상의 대학들 (유럽 60%, 북미 및 아시아 40%)이 ST의 65nm 벌크 CMOS 공정기술을 위한 설계 규칙 및 설계 키트를 받았다. 또한 CMP 연례 회의에서 ST와 CMP는 학계를 위한 CMP의 기술 포트폴리오에 ST의 SOI 프로세스 기반 CMOS 65nm를 추가했다고 밝혔다. SOI 기판 상에 설계된 디바이스는 벌크 기판을 이용한 동일한 디자인보다 훨씬 더 높은 성능과 낮은 전력 소비를 나타낸다. 뿐만 아니라 SOI 기술은 방사선에 더 강하여, 우주 애플리케이션 등에 더 적합하다.

CMP의 베르나르 쿠르트와 (Bernard Courtois) 이사에 의하면 최근 몇 년 사이에 생산된 CMOS 디바이스의 수가 급격히 증가했다. 예를 들어 2007년에 90nm CMOS로 설계된 총 회로수는 거의 100% 증가하였다. 2007년에 91개 회로였던 것에 비해서 2006년에는 57개, 2005년에는 32개였다. 또한 대부분의 유수 대학들이 이제 65nm로 디자인을 준비하고 있다.
 
ST마이크로일렉트로닉스의 프론트엔드 기술 및 제조 부문, 대학 및 외부 협력 담당 이사인 패트릭 코제 (Patrick Cogez)는 “이 흥미로운 프로그램은 ST가 교육 및 연구 커뮤니티와의 강력한 관계를 구축하고 있음을 잘 보여준다. 대학생들과 연구원들은 가장 최신의 기술들을 접하는 것이 필수적다. ST는 20년에 걸쳐서 CMP와 협력해서 이를 제공하고 있다. 또한 ST는 장기적으로 기술 선도 기업으로 남기 위한 노력의 일환으로, 대학들이 ST의 첨단 기술을 접할 수 있도록 보장함으로써 우수한 젊은 엔지니어들에게 좋은 인상을 심어줄 수 있다”고 말했다.