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단 패키징 우수 센터는 어플라이드머티어리얼즈와 마이크로일렉트로닉스 연구소가 공동으로 1억 달러를 출자하여 설립했다. 이 세계적 수준의 기관은 초청정 공간을 유지하기 위한 약 393평(14,000 ft²) 크기의 Class-10 클린룸을 기반으로, 반도체 산업의 주요 성장동력인 3D 칩 패키징 연구 개발을 위한 300mm의 완전 통합형 제조 시스템을 갖추고 있다.

본 센터는 웨이퍼 수준 패키징(Wafer Level Packaging: WLP) 기술 개발을 위해 설립된 첫 전용 연구 시설로, 어플라이드머티어리얼즈의 최첨단 장비 및 공정 기술과 3D 칩 패키징 분야에 있어 최고를 자랑하는 마이크로일렉트로닉스 연구소의 연구 역량이 결합될 예정이다.

마이클 스플린터(Michael R. Splinter) 어플라이드머티어리얼즈 CEO 겸 이사회 의장은 “첨단 패키징 우수 센터의 설립은 아시아에서 신제품 개발 능력을 향상시킬 수 있는 계기”라고 밝히며, “본 센터를 설립함으로써 신기술 개발 및 역량 강화를 실현하여, 아시아 지역의 파트너들과 보다 긴밀한 비즈니스를 구축해 나갈 것이다.”라고 말했다.

마이크로일렉트로닉스 연구소의 사무총장인 딤리 궝(Dim-Lee Kwong) 교수는 “첨단 패키징 우수 센터의 설립은 반도체 산업을 이끌어가는 파트너 간의 전략적 협력을 보여주는 좋은 사례이며, 혁신적인 웨이퍼 수준 패키징 기술 개발을 촉진시켜 전 세계적으로 이 기술이 적용될 수 있도록 할 것이다.”라 말하며, “이번 협력을 통해 반도체 산업 전반에 걸쳐 3D 칩 패키징 기술의 채택이 가속화 될 것”이라고 덧붙였다.

지금까지 반도체 칩은 테두리에 있는 와이어를 통해 패키지와 연결되어 왔다. 이러한 패키징 방식은 칩 연결고리(connections)의 개수에 한계를 가져올 뿐 아니라, 긴 와이어로 인한 신호 속도의 지연 및 전력의 비효율화를 야기한다. 그러나 3D 칩 패키징의 경우 실리콘 관통전극(Through-silicon-vias: TSVs)을 통해 여러 개의 칩을 차곡차곡 쌓을 수 있으며, 칩 더미(스택, stack)를 수직으로 잇는 와이어를 통해 연결할 수 있다. 이 기술은 로직 칩(logic chip) 위에 메모리 칩을 쌓아 올리는 공정 시 패키지 사이즈를 35%까지, 전력 소비량을 50%까지 줄여주며, 데이터 대역폭은 8배 이상 증가시킨다.

어플라이드머티어리얼즈와 마이크로일렉트로닉스 연구소 간의 연구 협력을 위해 설립된 첨단 패키징 우수 센터는 공정 및 통합, 하드웨어 개발 등 독립적인 연구를 위해서도 사용될 예정이다. 본 센터에서 이미 50명이 넘는 연구진이 연구 활동을 펼치고 있다.