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이번에 개발된 제품은 512Mb(Mega bit: 메가 비트) DDR2 D램을 4개
적층한 2Gb 대용량 D램 적층칩과 4GB(Giga Byte: 기가 바이트) 모듈이다.

WSP 기술은 기존 패키지 방식인 MCP(Multi Chip Package)에 비해 패키지
사이즈는 소형화하고, 용량/스피드/저소비전력 등 성능은 대폭 개선할 수
있는 최첨단 복합칩 기술이다.

WSP(Wafer-Level Processed Stack Package)는 칩을 수직 관통하는 홀(Hole)을
통해 "칩間 직접 접속"하는 패키지 방식으로, 칩 상하間 별도의 간격이나 와이어
연결을 위한 공간이 불필요함에 따라 패키지 크기를 줄이고 성능을 높일 수 있다.

삼성전자는 작년 4월, 이 기술을 세계 최초로 낸드플래시 메모리에 적용했으며
이번에 D램에도 세계 최초로 적용하여 기존 기술을 적용한 D램 패키지 대비
면적은 15%, 두께는 50% 이상 축소했다.

낸드플래시에 이 기술을 적용하는 경우에는 회로가 없는 주변 영역에 관통전극을
형성하고 재배선을 이용하여 연결을 했지만 D램의 경우 제품 특성상 고속 동작이
요구되어 재배선을 할 경우 속도 저하가 발생되는 어려움이 있었다.

이에 삼성전자는 D램 칩 중앙부의 회로가 있는 부분에 관통전극을 직접 형성하고
이에 따른 공정상의 어려움을 극복함으로써 차세대 고속 D램 모듈 구현을 위한
핵심 기술을 확보하였다.

향후 차세대 D램 제품이 시장에 본격 상용화 되면, 기존의 칩 적층 기술로는 앞서
언급한 재배선에 의한 속도 저하 문제로 1.6Gb/초 수준의 데이터 처리가 어려울 것으로
예상되나 삼성전자는 이번에 적용 성공한 WSP 기술을 통해 그 한계를 극복 할 수 있을
것으로 전망된다.

또한 D램의 경우 낸드보다 회로가 복잡하게 형성되어 있어 웨이퍼를 박막화 할 경우
웨이퍼 휨 현상(Warpage)이 더욱 잘 발생하는데 삼성전자는 작년 11월에 개발 성공한
16단 MCP 패키지에 적용된 웨이퍼 박막화 기술을 활용하여 이를 극복할 수 있었다.

시스템에 적용되는 반도체의 고성능화를 위해서는 단품 칩 개발도 중요하나, 수십 나노
수준까지 축소된 칩 가공 기술을 뒷받침 할 수 있는 패키지 기술의 개발 역시 수반되어야
한다.

지금까지는 패키지 기술이 칩 제조 기술만큼 빠른 속도로 진화하지 못하였기
때문에, 나노급까지 진화된 칩 제조 기술과 마이크로미터급의 패키지 기술간의 격차가
발생해 왔었다.

이와 관련하여, 삼성전자가 주도하고 있는 차세대 패키지인 기술인 WSP는 칩 제조
기술과 패키지 기술간의 미세화 격차를 줄일 수 있는 해법이 될 수 있을 것으로 기대된다.