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SoC의 온 칩 인터커넥트 한계를 극복할 수 있는 대안으로 학계를 중심으로 꾸준히 논의되어 왔던 NoC(Network on Chip) 솔루션이 아테리스(Arteris, www.arteris.com)의 상용제품 출시에 이어 최근에는 세계적인 반도체 공급업체인 STMicroelectronics가 관련 기술을 발표하면서 향후 행방에 관심이 모아지고 있다.
반도체 업계의 중견기업들이 모여 설립한 아테리스가 지난해 초 발표한 업계 최초의 NoC 상용 솔루션인 ‘NoC SolutionTM’과 최근 ST가 개발한 혁신적인 온 칩 인터커넥트 기술인 STNoCTM (ST Network on Chip)의 세부 내용이 공개됨으로써 NoC 기반의 설계확산에 대한 관련 업계의 기대치가 빠르게 높아지고 있다.
고집적 SoC의 경우 수십 개에서 심지어 수백 개에 달하는 수많은 개별적인 IP 블록과 기능 클러스터들이 존재한다. 오디오/비디오 코덱을 비롯해 USB, 이더넷, 직렬 ATA, DVB-H, HDMI 등과 같은 연결 IP와 메모리 등과 같은 복잡한 전용 IP 블록뿐만 아니라 여러 개의 고성능 프로세서 코어 등을 집적하고 있다. 따라서 이러한 수십억 개 이상의 트랜지스터를 포함하는 SoC를 개발하기 위해서는 기존의 버스 기반 온 칩 통신방법으로는 한계가 있다는 점에서 NoC 방식이 SoC 대안으로 주목받아 왔다.

온 칩 버스 통신의 한계

NoC 기술은 매우 단순화된 네트워킹 패러다임과 유사한 계층형 프로토콜 스택을 통합하는 패킷 기반 패러다임으로 다양한 분산형 시스템을 두고 있는 컴퓨터 네트워킹과 마찬가지로 IP 블록간의 통신을 네트워크 연결구조로 구현하고 관리할 수 있다는 점에서 기존의 온 칩 버스 아키텍처의 문제점을 극복할 수 있을 것으로 기대되고 있다.
SoC의 집적도는 갈수록 대용량으로 진화하고 있어 이에 부합할 수 있는 버스 아키텍처의 변화도 필수적으로 요구된다. 따라서 각 IP 블록의 버스 인터페이스를 매번 수정해야 하는 번거로움이 발생하고 이는 곧 디바이스 출시를 늦추는 원인이 된다.
또한 공정기술의 진화와 새로운 기술이 등장할 때마다 더 많은 온 칩 기능이 추가되어야 하기 때문에 설계의 어려움은 더욱 가중되고 반도체 실장 면적은 증가하고, 온 칩 통신 속도 및 전체적인 전력 소비량과 같은 비용 대비 성능은 저하되는 결과를 낳게 된다.
업계 전문가들은 대체적으로 NoC 기술이 바로 이런 문제의 해결책이라 보고 있다. 네트워킹 패러다임에 기반한 NoC 온 칩 통신 기술을 이용하면 프로세서 코어나 캐시 메모리, 연결 I/O 또는 오디오/비디오 코덱과 같은 검증된 IP 블록을 라이브러리로부터 가져와 SoC 설계에 간단히 추가하면 고속 패킷 기반 통신 프로토콜을 통해 상호 연결이 가능하다.

ST의 ‘Spidergon’ 토폴로지

ST가 이번에 발표한 STNoC 기술은 특허출원한 혁신적인 인터커넥트 토폴로지인 Spid-ergon을 기반으로 하고 있다. 가격대 성능비에서 높은 효율을 제공하는 Spidergon 토폴로지는 모든 IP 블록이 링 형태로 배열되는 방법으로, 각각의 IP 블록은 시계 방향과 시계 반대 방향, 그리고 대각선의 IP 블록과도 직접 연결이 가능해 노드 수를 최소화할 수 있다. 특히 16개의 노드로 구성된 네트워크 기능 다이어그램이 한 지점에서만 와이어링 교차가 필요한 간단한 평면 구현도와 일치하기 때문에 최대의 가격 대 성능이 가능할 것으로 보인다.
이론적으로 빠른 통신 속도를 제공하는 2D 메시와 같은 토폴로지는 라우터 포트와 연결 수가 많아 반도체 솔루션으로 구현하려면 비용이 많이 든다. 게다가 실제 임베디드 애플리케이션에서 통신 트래픽이 지닌 특성으로 인해 온 칩 도메인에서 이론적으로 제공되는 연결 능력을 100% 활용할 수 없다. 이에 반해 링과 같은 간단한 토폴로지는 제조 비용 측면에서는 경제적이지만 SoC 내 IP 블록 수가 늘어나면 인트라 칩 통신 속도가 상대적으로 느리다는 단점이 있다.
Spidergon 아키텍처는 라우터와 네트워크 인터페이스를 가장 경제적인 실리콘으로 구현할 수 있다는 점이 가장 큰 장점이다. 또한 IP 블록을 ST의 라이브러리로 고정하고 플러그 앤 플레이 방식으로 어떠한 IP 조합이라도 쉽고 빠르게 구현할 수 있다. 이는 칩 사이즈와 개발기간에 민감한 SoC 제조업체들에게는 매우 매력적인 요소이다.

아테리스의 NoC 솔루션

아테리스의 NoC 솔루션은 SoC 설계에서 IP 코어 간의 모든 온 칩 통신을 관리할 수 있는 스위치나 링크와 같은 기초 네트워킹 단위의 구성 가능한 기능 블록인 Danube IP 라이브러리와 SystemC 및 Verilog/VHDL을 지원하는 컴파일 툴로 구성되어 있다.
아테리스의 독자적인 패킷 기반 NTTP(NoC Transaction and Transport Protocol)는 주요 온 칩 SRAM 블록과 소켓 표준(AMBA AHB, AMBA AXI, OCP 2.0)과 완벽히 호환되며, Denali의 DatabahnTM DDR 메모리 컨트롤러 IP 등 키 오프 칩 인터페이스를 지원한다. 포인트 투 포인트 물리적 구현은 GALS(Globally Asynchronous Locally Synchronous) 패러다임을 채택하고 있으며, 90nm 실리콘 공정에서 750MHz 이상의 성능을 제공한다.
아테리스의 알랜 파넷(Alain Fanet) CEO는 “SoC 등과 같은 고집적 IC에서의 온 칩 통신은 복잡한 SoC 개발 과정에서 가장 중요한 도전 분야가 되고 있다.”며, “기존의 접근 방법으로는 더 많은 IP와 다양한 기능을 구현하는데 한계가 있으며, 전반적인 와이어 지연과 IP 통합 문제에 유연하게 대처하지 못한다.”고 지적했다. 그는 “이에 따라 다양한 로컬 요건을 가지면서 시스템 수준에서 모든 구성요소를 조정해야 하는 하나의 완전한 시스템으로 SoC를 처리할 수 있는 진정한 네트워크 기능을 칩 위에 구현해야 할 필요가 있다.”면서 “우리의 과제는 NoC의 장점을 살리는 동시에 게이트와 와이어 영역에서는 비용 효율적이면서 기존 설계 방법에 가능한 부합할 수 있는 기술을 개발하는 것이었다.”고 밝혔다.