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2년 주기로 공정 기술을 갱신해온 TI는 90나노 공정보다 트랜지스터 성능은 40% 향상시키고, 크기는 절반으로 줄인 65나노 미터 공정 기술 로드맵을 발표했다. TI의 신기술은 또한 아이들(idle, 유휴) 트랜지스터의 누설 전력을 1/1000로 줄이면서 SoC내에 아날로그 및 디지털 펑션 기능을 수행하는 수억개의 트랜지스터를 집적하고 있다. TI는 현재 4메가비트의 메모리 테스트용 어레이를 보유하고 있으며, 2005년 1/4분기내에 신 공정이 적용된 무선 제품 샘플을 선보일 계획이다. TI의 CTO(기술담당 최고 책임자)인 한스 스톡(Hans Stork)은 "TI의 65나노미터 CMOS 공정은 90나노미터 공정 대비 트랜지스터 밀도가 두 배에 달하며, 내년 초에 고객에게 선보임으로써 TI 기술의 우월성을 다시 한번 입증할 것으로 기대된다." 면서 "TI는 엄청난 펑션과 함께 고집적 SoC 디자인을 제공하여, 업계 선두 유지에 유리한 발판을 마련하게 될 것이다." 라고 말했다. 멀티미디어 및 하이엔드 가전 기능이 배터리 전원을 사용하거나 매우 복잡한 프로세서에 의해 발생되는 열에 민감한 무선 핸드셋 등에 통합됨에 따라 저전력 디자인은 TI 고객의 주요 관심사가 되었다. TI는 이 이슈를 해결하기 위한 전략으로 무선 애플리케이션용 칩 내에 65나노미터 공정의 동적 전원 관리 기술인 스마트리플렉스(SmartReflex™)를 발표할 예정으로 있다. 이 혁신적인 기술은 사용자 요구에 따라 자동으로 전원 전압을 조절하여 오맵(OMAP™) 애플리케이션 프로세서 등에서 전원 소모를 절감할 수 있게 할 것이다. 스마트리플렉스 기술을 이용하면 회로 속도 감시를 통해 시스템 성능을 저하시키지 않고도 전압을 성능에 적합하도록 조절될 수 있다. 그 결과 최소의 전력이 모든 동작 주파수에 대해 사용되어 배터리 수명을 연장시키고 칩에 의해 발생되는 열을 줄여준다. 전원 관리를 위한 다중 제어 기술 TI는 반도체 제조 인프라에 투자, 개발 초기에 공정 기술 개발 및 칩 디자인 개발법과 밀접하게 연관시킴으로써 그 기술이 주력제품에 반영되도록 하고 있다. 전원 관리는 반도체 공정 기술이 코어 트랜지스터 레벨 및 회로 디자인 레벨에 어떻게 적용되느냐에 전적으로 의존한다. 다양한 혁신 기술을 TI의 65나노 공정에 적용하여 휴대폰이 대기 모드에 있을 때처럼 트랜지스터가 아이들(idle) 상태에 있을 때 전력 손실을 대폭 줄여준다. 이 기술 중에는 SRAM 메모리 블록의 백바이어싱(Back-biasing), 로직의 다시쓰기 요구 없이도 전압 강하를 획기적으로 줄여주는 리텐션(retention)용 플립플롭 회로, 애플리케이션이 전압을 조절하여 성능을 증대시키거나 전력 소모를 줄이기 위해 동적으로 응답하는 스마트리플렉스 회로 등이 있다. 65나노 전원 관리 혁신 기술들의 전체 성능은 누설 전력을 1/1000까지 줄일 수 있다. SoC 디자인을 위한 유연성이 뛰어난 공정 TI는 가격효율성이 뛰어난 CMOS에 적용시킬 수 있게 90나노 공정을 개선하여 엔드 애플리케이션 각각의 요구에 부응하는 다양한 최적화된 65나노 기술을 제공할 것이다. 이 기술은 트랜지스터 게이트의 길이, 문턱전압, 게이트 유전체 두께 또는 바이어스 조건 조절을 통해 이루어진다. 회로 디자이너는 TI의 65나노 디자인 라이브러리를 통해 디자인 유연성 및 최적화를 위해 트랜지스터의 전압을 다양하게 조절할 수 있게 될 것이다. 초저전력 특성은 정교한 멀티미디어 펑션을 탑재하고 있는 2.5G 및 3G 무선 핸드셋, 디지털 카메라, 오디오 플레이어 등 휴대형 제품에서 배터리 수명을 연장시킬 것이다. 통신 인프라 제품용 DSP 기반 제품 및 고성능 ASIC 라이브러리는 미드 레인지의 전압 레벨을 지원한다. 29나노 미터 정도의 짧은 게이트 길이를 지닌 최고성능 버전은 썬의 차세대 울트라스파크 프로세서 기반 서버 등의 애플리케이션에 사용된다. TI의 최고 성능 CMOS 로직은 게이트 길이 및 유전 상수에 따라 정전용량을 줄이고, 구동 전류를 증대 시킬 수 있다. 이들은 트랜지스터 스위칭 속도의 핵심 요소이고 동작 주파수를 결정한다. TI는 0.5평방 미크론보다 작은 면적을 지닌 셀에 6개의 트랜지스터와 1평방 밀리미터내에 1.5메가비트를 탑재하는 65나노 공정으로 초고집적 임베디드 SRAM을 지속적으로 제공하게 된다. TI는 초소형 SRAM 셀을 프로세서 코어에 대량 집적할 수 있게 되어 실행 속도를 증대시킬 것이다. SRAM은 또한 별도의 제조 단계가 없기 때문에 매우 비용 효율적인 임베디드 메모리 솔루션이다. 신 공정, 최신 유전체 및 제조 공정 이용 65나노 공정에는 로우 케이(low-k, 여기서 k는 2.8) 유전체인 OSG(Organo-Silicate Glass)를 지닌 최대 11레이어의 구리배선을 포함하고 있다. TI는 OSG 물질을 130나노 공정에 업계 최초로 적용했으며, 현재 90나노 전 공정에 적용하고 있다. 로우 케이 물질은 레이어 내부의 정전용량 및 전파 지연을 줄임으로써 전체 칩 성능을 향상시킨다. 또한 프로세싱 중 채널 사이에 변형을 야기시키는 NMOS 및 PMOS 트랜지스터의 누설 전류를 최소화시켜 전자 및 홀의 이동도를 증대시키고, 니켈 실리사이드 게이트 및 소스/드레인 저항을 낮추며 소스/드레인 정션을 매우 얇게 만들어준다. TI의 독보적인 옵셋 스페이서(spacer) 기술은 NMOS 및 PMOS 트랜지스터의 독립적인 최적화를 가능케한다. 아날로그 및 RF 회로 통합 TI의 라이브러리는 다양한 문턱전압 범위를 지원하므로 SSTL, HSTL, LVDS, DDR II, SerDes 등의 다중 고속 입출력 인터페이스, 최적화된 아날로그 트랜지스터, 고밀도 MIM 커패시터를 사용한 아날로그/혼합 신호 매크로 등 전력 소모 또는 성능에 따른 회로 최적화를 구현할 수 있게 해준다. 시스템온칩 디자이너, 특히 집적도가 중요한 휴대형 시스템 개발자 있어 아날로그 펑션 통합은 무게를 줄이고, 가격을 낮추며, 다양한 모바일 애플리케이션을 구현할 수 있게 해준다. 예를 들어 TI의 DRP(디지털 RF 프로세서) 구조는 CMOS 및 정밀 아날로그 회로의 초고속 스위칭 속도를 이용, 단일칩 솔루션에 무선 라디오 펑션을 통합하고 있다. TI의 65나노 공정은 200mm 및 300mm 웨이퍼로 개발되고 있으며, 2005년 말에 한정 생산될 예정이다. 65나노 저전력 공정에 대한 기술 논문은 2004년 6월 하와이 호놀룰루의 VLSI 심포지엄에서 발표될 예정이다