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TI는 이로써 수백만개의 트랜지스터를 내장하는 SoC 프로세서 수준을 한단계 격상시킬 것으로 기대하고 있다.
TI는 45nm 공정과 SoC 통합으로, 최대 30% 정도 빠른 속도를 제공할 것으로 예측하고 있는데, 이는 초당 영상 프레임 수를 증가시켜 더욱 많은 기능을 경험하게 한다. 무선 사용자들은 3D 그래픽을 갖춘 게임을 화상회의 중에 실행할 수 있으며 더 많은 애플리케이션을 동시에 실행할 수 있게 된다. 또한, TI의 45nm SoC는 소비전력을 40% 감소시켜 재생시간을 늘리고 최대 30% 까지 휴대폰 대기시간을 연장한다.
휴대형 기기의 통신과 컴퓨팅의 컨버전스, 고성능 멀티미디어와 게임 등의 애플리케이션의 사용이 늘어나면서 반도체 기술에서 ‘저전력’의 중요성이 크게 부각되고 있다.
TI의 45nm 공정은 이러한 고객들의 요구에 부응해, 지능형 및 적응성 실리콘, 회로설계, 소프트웨어를 조합한 SmartReflex™ 전원 및 성능관리 기술을 활용하고 있다. 전체 45nm SoC 설계에 관련 능력을 확장하는 SmartReflex 기술을 통해 시스템-레벨 접근법을 제공한다. 소자의 활동, 동작모드, 온도변화를 기반으로 한 전압, 주파수와 전력을 동적으로 제어하는 적응성 하드웨어 및 소프트웨어 기술이 여기에 적용됐다.
이 신형 공정은 디지털 RF 기능을 단일칩 무선솔루션에 통합하기 위해 혁신적인 DRP™ 아키텍처도 지원한다. 무선 송수신 기능의 SoC 접근법은 TI가 고효율적인 자사의 CMOS 생산인프라를 적용해 전체 시스템 비용과 소비전력을 줄이고 기판공간을 절약할 수 있도록 한다. TI 45nm 설계 라이브러리에 여타 통합 옵션에는, 스탠드 얼론(stand-alone)으로 구현되었던 기존 기능의 추가적 SoC 통합을 가능하게 하는 레지스터와 인덕터, 콘덴서 등 다수 아날로그 소자들이 포함된다.
TI는 45nm의 건식(dry) 리소그라피 기술을 이용하는 경쟁업체들이 따라올 수 없는 밀도 향상을 실현하기 위해, 193nm 침투방식 포토 리소그라피 기술을 구현한다. 193nm 침투 툴을 이용하면 해상도를 높이고, 소형화할 수 있다. 193nm 침투 툴은 보다 작은 회로설계를 전달하는 공정을 쉽게 하기 위해, 렌즈와 웨이퍼 간에 얇은 액체막을 배치하는 방법을 써서 동작시킨다.
이를 위해 TI는 가장 작은 45nm SRAM 메모리 셀을 개발했으며, 이는 불과 0.24 평방 마이크론이다. 기존의 다른 45nm 메모리 셀 소자에 비해 30%까지 작다. 메모리 셀은 새로운 공정기술을 위해 개발대상이 되는 경우가 많으며, 완전한 SoC 상에서 실현될 트랜지스터 밀도에 가치 있는 데이터를 제공한다.
45nm 공정이 단일칩에서 지원할 수 있는 트랜지스터의 수를 향상시키는 다른 요인은 2.5의 k값을 실현한 낮은 k값의 유전체 사용에 있다고 할 수 있고, 서로 연결된 용량을 10%까지 줄인다. 이는 소자 내의 상호 연결층 내에서 용량과 전파 지연을 줄이고 칩의 성능을 향상시키기 위해 low-k 절연체를 사용한 TI의 제3세대 공정이 될 것이다.
TI는 이전 세대의 기술에서처럼 각 제품이나 애플리케이션의 요구를 맞추기 위해, 최적화된 45nm로 해결책을 제공한다. 트랜지스터의 게이트 길이, 한계치 전압, 게이트 유전체 두께 또는 바이어스 조건 등의 조정을 통해 회로설계자들은 유연하고 최적화된 설계를 할 수 있도록 여러 가지 옵션들을 얻을 수 있다.
저전력 45nm 기술은 휴대형 기기의 사용시간을 늘리고, 고도로 집적된 설계의 풍부한 멀티미디어 기능을 제공한다. 중간 수준의 공정은 통신인프라 제품을 위한 TI DSP 및 TI의 고성능 ASIC 라이브러리를 지원할 것이다. TI의 최고 성능 45nm 옵션은 MPU급 성능을 지원한다.
TI가 실리콘 게르마늄을 최초로 사용한 자사의 스트레인 애플리케이션을 비롯해, 일련의 스트레인 기법들은 이 공정의 3가지 버전에 대해 트랜지스터 성능을 향상시키고 누출을 최소화한다.
또한 TI는 45nm 기술 로드맵의 특정 시점에서 2중 기능 금속 게이트의 사용을 통해 경제적으로 성능을 향상시키려는 기법을 도입하고자 검토 중이다. 관련 옵션에는 FuSI(full-silicidation-of-polysilicon)의 사용, 또는 금속과 규소화합물 조합의 사용이 있다. TI는 현재 최고 성능의 공정을 검토하는 것으로서, silicon nitride 유전체의 지속적 이용과 함께 금속 게이트를 활용함으로써, 보다 복잡한 신형 high-k 재료를 동시에 이동하지 않고도 소비전력 제어기능을 실현할 수 있을 것으로 믿고 있다.
TI의 45nm 공정은 미국 텍사스주 달라스에 위치한 DMOS6 시설에서 300mm 웨이퍼에 적용될 예정이다. 저전력 ASIC 설계 라이브러리는 올해 말경에 제공될 것이며, SoC 제품 샘플은 2007년에 출하되어 양산은 2008년 중반에 양산될 계획이다.