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- HMC7044, FPGA 동작을 위한 JESD204B 직렬 인터페이스 표준을 지원하고, 50fs 지터 성능을 구현해 고속 데이터 컨버터의 SNR(signal-to-noise ratio)과 동적범위(Dynamic range)를 향상

신호 처리 어플리케이션용 고성능 반도체 분야 글로벌 선도 기업인 아나로그디바이스 (www.analog.com)에서 고성능 클럭 지터 클리너를 출시했다. 이번 신제품은 기지국 또는 중계기와 같은 이동통신 시스템 설계 시 고속 데이터 컨버터 (ADC/DAC)와 FPGA(field-programmable gate array) 사이의JESD204B 직렬 인터페이스 표준을 지원하도록 설계 되었다. JESD204B 인터페이스는 고속 데이터 인터페이스를 필요로 하는 시스템을 위해서 특별히 고안 되었으며, 3.2GHz의 HMC7044 클럭 지터 클리너에는 JESD204B 인터페이스 표준이 지닌 고유한 성능을 지원하고 향상시키기 위한 기능이 포함되어 있다.

HMC7044는 50fs의 극도로 낮은 지터 성능을 구현해 고속 데이터 컨버터의 SNR(signal-to-noise ratio) 성능과 동적 범위를 향상시킬 뿐만 아니라, 저잡음의 14개의 출력 포트를 지원하며LVDS, LVPECL, 또는 CML 과 같은 인터페이스 설정이 가능하며 다양한 종류의 부품을 여러 개 연결할 수 있는 유연성을 제공한다. 이외에도 HMC7044는 광범위한 클럭 관리 및 분배 기능을 제공하기 때문에 이동통신 시스템 설계 시 한개의 디바이스를 이용하여 시스템에 필요한 전체 클럭의 설계가 가능하다.

이동통신 시스템 어플리케이션에는 데이터 프레임을 FPGA와 맞춰 조정해야 하는 직렬 JESD204B 데이터 컨버터 채널을 많이 필요로 한다. HMC7044 클럭 지터 클리너를 사용하면 데이터 컨버터를 이용하는 시스템에 있어서 소스 동기화와 조절 가능한 샘플 및 프레임 정렬(SYSREF) 클럭을 발생시킴으로써 JESD204B 시스템 설계를 매우 간소화 시킬 수 있다.

HMC7044 클럭 지터 감쇠기의 특징으로는 2개의 PLL(phase-locked loop)과 전압 제어 발진기(VCOs)가 내장되어 있다. 첫 번째 PLL은 상대적으로 잡음이 있는 레퍼런스 신호를 저잡음, 국부 전압 제어 클럭 발진기(VCXO)를 에 Locking시키고 두 번째 PPL은 추가되는 잡음이 거의 없이 VCXO 신호를 VCO 주파수까지 확장시킨다. 이동통신 시스템의 JESD204B 클럭 생성, 무선 인프라 시스템, 데이터 컨버터에 클럭제공, 마이크로웨이브 베이스밴드 카드 및 기타 고속 통신 어플리케이션에 있어서 HMC7044아키텍처는 위상 잡음 및 통합지터 특성을 최소화 하는 뛰어난 품질의 주파수를 생성할 수 있다.

HMC7044 클럭 지터 감쇠기의 주요 기능
• JEDEC JESD204B 지원
• 초저 RMS 지터: 50fs (12KHz~20MHz, typ)
• 낮은 잡음 레벨: 245.76MHz에서 -162dBc/Hz
• 낮은 위상 잡음: < -142 dBc/Hz (@800kHz~983.04MHz)
• PLL2로부터 최대 14개 장치에 대한 차동 장치 클럭 제공
• 최대 5GHz의 외부 VCO 입력 지원
• 뛰어난 PSRR을 보장하기 위한 온보드 레귤레이터

가격 및 양산 공급 현황

보다 상세한 정보는 하기 링크를 통해 확인 할 수 있다.

• 제품 페이지 확인, 데이터시트 다운로드, 샘플 및 평가보드 주문:
http://www.analog.com/HMC7044
• ADI의 온라인 기술 지원 커뮤니티 엔지니어존(EngineerZone®)에서 엔지니어 및 ADI 제품 전문가들과 정보 교환: https://ez.analog.com/community/rf