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매스웍스는 ‘무선통신, 레이더, 영상처리, 딥러닝을 위한 FPGA 및 SoC 개발’ 온라인 세미나를 개최하고, HDL 코더 및 시뮬링크를 통해 FPGA에 매트랩 알고리즘을 구현하는 워크플로우와 FPGA에서 구동되는 영상처리 및 컴퓨터비전 애플리케이션의 개발 워크플로우, 그리고 무선통신 및 레이더를 위한 FPGA/SoC 구현 예제 등을 선보였다.

최근 ADAS, 산업자동화, 5G·6G 등 애플리케이션의 데이터 처리 성능에 대한 요구사항이 높아지고 있는 가운데, 알고리즘 구현 시 개발 팀과 구현 팀 사이의 비효율적인 협업 문제에 대응할 수 있도록 매스웍스는 HDL 코더(HDL Coder)를 솔루션으로 제공한다. HDL 코더는 서로 연결된 환경에서 산업용 애플리케이션 알고리즘을 설계하고, 하드웨어에 준비된 블록 모델 및 예제로 구현하며, FPGA용 HDL 코드로 생성하고 FPGA에서 알고리즘을 프로토타이핑 및 검증할 수 있다.

매스웍스는 FPGA를 처음 사용하는 사용자도 FPGA/ASIC에 맞는 코드를 쉽게 자동적으로 생성하고 해당 코드를 FPGA/ASIC과 통합할 수 있도록 ‘HDL 워크플로우 어드바이저(HDL Workflow advisor)’를 제공한다. 수학적으로 표현하기 어려운 배수루프, 호환 블록, 샘플 타임을 확인 후 이러한 요구사항을 모두 반영한 코드를 생성할 수 있다.

FPGA에 코드 통합 후, 시뮬링크 환경에서의 시뮬레이션 결과와 자일링스, 인텔, 마이크로세미 FPGA 보드에서의 HDL 코드 실행 결과가 같은지 비교함으로써 FPGA를 쉽게 검증할 수 있다. (FPGA 인 더 루프 코시뮬레이션)

매스웍스코리아 정승혁 차장은 “매스웍스의 HDL 코더의 자동화된 HDL 코드 및 테스트벤치 생성 기능은 FPGA 개발 업무 시간의 많은 부분을 단축시킨다”라며, “주요 고객인 퀄컴 인디아(Qualcomm India), IFM 엔지니어링은 시뮬링크 및 HDL 코더 도입 후, 프론트엔드 리시버 ASIC 광대역 체인 및 3D ToF(Time-of-Flight; 빛의 신호의 왕복 시간을 통해 카메라와 물체 간 거리를 파악) 카메라 FPGA 개발에 드는 공수를 각각 약 50%, 40% 정도씩 감소시켰다.”라고 말했다.

<매스웍스코리아 정승혁 차장>

두 번째 세션 ‘영상처리 및 딥러닝을 위한 FPGA/SoC 구현’ 발표를 통해 매스웍스는 FPGA에서 구동되는 영상처리·컴퓨터비전 애플리케이션의 개발 워크플로우를 소개했다. 해당 워크플로우는 ▲ 매트랩 환경에서 시스템 수준의 알고리즘 개발 ▲ 시뮬링크  환경에 알고리즘 및 하드웨어를 포함한 아키텍처 구현 ▲ HDL 코드 생성 및 검증 ▲ FPGA에서의 알고리즘(HDL 코드) 프로토타이핑  ▲ 고정소수점 변환 또는 HDL 최적화 과정으로 진행된다.

매스웍스의 비전 HDL 툴박스(Vision HDL Toolbox™)는 단일 환경에서 시뮬레이션 및 HDL 코드 생성이 모두 가능하다. 이를 통해 FPGA 기반 애플리케이션 개발 프로세스를 가속화한다.

뿐만 아니라, 이미지/비디오 엔지니어는 이미지 프로세싱 툴박스(Image Processing Toolbox) 및 컴퓨터 비전 툴박스(Computer Vision Toolbox)를 통해 비디오 데이터를 입력만 하면 영상 처리 결과를 얻을 수 있다. 그 후, 하드웨어 엔지니어는 시뮬링크 및 비전 HDL 툴박스를 통해 영상 처리 성능을 검증 받은 스트리밍 하드웨어 알고리즘을 손쉽게 생성할 수 있다.

특히 4K, 8K, 하이프레임 비디오에 대한 영상처리 애플리케이션 수요가 늘어남에 따라 매스웍스는 멀티 픽셀(4개 또는 8개 등) 영상 처리를 지원하고 있다.

또한 FPGA  및 프로세서의 작업 및 스케줄링 블록을 통해 많은 양의 데이터를 고속 처리해야 하는 영상처리, 통신 시스템을 보다 정확하게 설계할 수 있도록 한다.

매스웍스의 고객 르네사스(Renesas)는 자동차 디스플레이 및 디지털 이미징 장비용 이미지 프로세싱 알고리즘을 매트랩 및 시뮬링크로 설계하고 고정 소수점으로 변환, 시뮬레이션을 통해 검증한 후 HDL 코드를 생성했다. 하드웨어 전문지식이 없는 엔지니어가 단 6개월만에 복잡한 이미지 프로세싱 알고리즘을 FPGA 상에 설계 및 구축했다.

열상 카메라 제조 회사인 플리어(FLIR)는 매트랩을 사용해서 열 이미지 처리 알고리즘을 개발, 시뮬레이션, 평가했으며, HDL 코더를 통해 FPGA 상에서 구동될 최상의 알고리즘을 구현했다. 컨셉 구축부터 프로토타이핑 단계까지 업무 시간을 60%만큼 절감시켰고, 단 몇 주 안에 새로운 아이디어를 실시간 하드웨어 프로토타입으로 발전시킬 수 있게 됐다. 또한, 단 몇 시간 만에 성능을 향상시킬 수 있게 됐으며, 코드 재활용률을 30%로 향상시켰다.

딥러닝 알고리즘을 FPGA로 구축하는 워크플로우는 ▲ FPGA 상의 딥러닝 프로토타이핑 ▲ 양자화 등을 통한 딥러닝 네트워크 성능 개선 ▲ 딥러닝 IP 코어 최적화 및 생성 과정으로 진행된다.

매스웍스코리아 정승혁 차장은 “FPGA는 거친 환경에서 운영되거나 고속 처리 성능 및 효율적인 리소스 활용이 필요한 딥러닝 애플리케이션에 주로 적용되고 있다. 매스웍스의 딥러닝 최적화 솔루션은 사용자가 코딩 없이 앱에서 클릭 몇 번 만으로 최적화를 수행할 수 있기 때문에 프로토타이핑이 매우 용이하다.”고 밝혔다.

컨벌루션 신경망의 FPGA 구축 시 필요한 많은 양의 필터링, 연산, 데이터 처리 작업뿐 아니라 최적화 과정이 필요한데, 매스웍스의 딥러닝 HDL 툴박스(Deep Learning HDL Toolbox)는 이러한 워크플로우를 손쉽게 수행할 수 있도록 지원한다.

<매스웍스코리아 서기환 부장>

세번째 세션 ‘무선통신 및 레이더를 위한 FPGA/SoC 구현’ 발표를 통해 매스웍스코리아 서기환 부장은 실행 가능한 예제를 선보였다. 무선통신 및 레이더 관련, DSP 시스템 툴박스(DSP System Toolbox), 페이즈드 어레이 시스템 툴박스(Phased Array System Toolbox), 무선 HDL 툴박스(Wireless HDL Toolbox)는 HDL 코드 생성 및 하드웨어 기반 테스트가 가능한 예제를 제공한다. 또한, 커뮤니케이션 툴박스의 자일링스 징크 기반 라디오 지원 패키지, SoC 블록셋의 자일링스 지원 패키지를 통해 하드웨어 보드에서 구동되는 예제를 제공한다. 이러한 매스웍스의 예제를 통해 엔지니어는 하드웨어에서 알고리즘을 테스트하고 시뮬레이션한 알고리즘과 최대한 동일한 코드를 생성할 수 있다.