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기술 발전에 따라 많은 기업들이 더 작은 공간에 보다 많은 칩셋을 넣는 기술개발에 총력을 기울이고 있다. 이로써 칩셋의 크기는 점점 작아지고, 칩셋의 크기가 작아짐에 따라 ESD(electrostatic discharge)와 같이 전압 과도현상에 점점 민감해지고 있다. 다양한 ESD 보호 디바이스가 사용되고 있으나 기본적인 보호 기법은 비슷하다. 칩셋과 ESD 과도현상 전압 억제(TVS) 다이오드를 병렬로 연결하는 것이 그 기법으로, 노드 전압이 특정 임계값을 넘으면 다이오드가 전도되어 칩셋을 보호한다(그림 1).

그림 1: ESD 다이오드가 오프 상태일 때(왼쪽), ESD 다이오드가 온 상태로 전도할 때(오른쪽)

일부 ESD 보호 디바이스는 순간적으로 음의 저항을 나타내고, 전압을 하한 설정 전압 또는 홀딩 전압 VH로 스냅백(snap back)시킨다. VH와 항복 전압 사이의 차이는 작을 수도 있고(얕은 스냅백) 꽤 클 수도(깊은 스냅백) 있기 때문에, 딥(깊은) 스냅백 디바이스는 클램핑 전압이 낮다는 이점이 있지만 동시에 위험성 또한 갖고 있다. 그리고 특정 설계 사양들을 신중하게 고려하지 않으면 래치업(latch-up)현상이 발생한다. ESD 스트라이크와 같은 갑작스런 과도현상이 발생되면 다이오드가 VH로 스냅백한다(그림 2). 그런데 디바이스의 VH가 통과 신호에 대해 동작 전압 범위 이내이면, ESD 스트라이크가 통과한 후에도 다이오드가 전도하고 있는 “온” 상태로 그대로 있을 수 있다. 이러한 현상을 “래치업”이라고 하며, 이는 시스템에 손상을 일으킨다.

첫째, ESD 보호 다이오드는 연속 전도 전류를 처리하도록 설계되어 있지 않기 때문에 이러한 전류는 보호 다이오드를 손상시킬 뿐만 아니라 다이오드가 보호하고자 하는 칩셋을 손상시킨다. 둘째, 다이오드가 전류에 전도되는 동안의 다이오드 전압은 칩셋이 동작하기에 너무 낮다. 다이오드와 칩셋은 병렬로 연결되어 있어 다이오드가 전압을 특정 수준으로 유지하면 칩셋 역시 그 전압을 유지한다.

그림 2: 얕은 스냅백(왼쪽)과 깊은 스냅백(오른쪽)

스냅백이 깊고 홀딩 전압이 낮을수록 래치업이 발생하기 쉽다. 이러한 문제를 피하기 위해서는 딥 스냅백 보호 다이오드를 이용한 설계 시 다이오드가 낮은 클램핑의 이점을 포함한 몇 가지 사항들을 고려해야 한다.

보호 다이오드를 선택할 때에는 낮은 커패시턴스(CL)와 낮은 동적 저항(RDYN)을 고려해야 한다. HDMI 2.0과 USB 3.1과 같은 인터페이스들의 데이터 속도가 빨라지면 CL과 RDYN이 낮은 ESD 다이오드를 필요로 하기 때문이다. CL이 낮으면 신호 무결성을 유지하고 더 빠른 데이터 속도를 지원할 수 있으며, RDYN이 낮으면 클램핑 전압을 더 낮게 한다. 통상적으로 CL과 RDYN은 반비례하여 한 쪽을 낮추면 다른 쪽이 높아진다. 그러나 TI의 새로운 ESD 다이오드는 CL도 낮고 RDYN도 낮다. 또한 이들 다이오드 제품은 스냅백이 얕고 클램핑 전압이 낮으므로 래치업이 발생할 위험성이 제거된 것이다. 표 1은 이들 다이오드의 주요 사양을 보여준다.

표 1: 낮은 커패시턴스와 RDYN의 ESD 다이오드 제품

정리하면, 딥 스냅백 보호 다이오드는 더 낮은 전압으로 클램핑할 수 있는 이점이 있지만 이 다이오드를 사용할 때에는 몇 가지를 고려해야 한다. 그렇지 않으면 래치업이 발생하여, 보호 다이오드나, 칩셋 또는 둘 모두를 손상시킬 수 있다. 커패시턴스가 낮고 RDYN이 낮은 보호 다이오드를 사용하면 낮은 전압으로 클램핑하고 래치업이 발생하지 않아, 다양한 인터페이스에서 사용 가능한 간편하고 비용 효과적인 솔루션을 개발할 수 있다.

TI E2E™ 커뮤니티의 ESD/EMI 포럼에서는 보호 디바이스에 대해서 엔지니어들끼리 의견을 나누고 정보를 공유할 수 있다.

추가 정보:
• TI의 ESD 보호 제품
• “래치업(Latch-Up)” 백서에서는 CMOS(complementary metal-oxide-semiconductor) 래치업에 대해 보다 자세히 확인할 수 있다.
• ESD 보호에 관한 추가 정보
– “ESD 보호 레이아웃 가이드”
– “ESD 보호 레퍼런스 가이드”
– “시스템 수준의 ESD 회로 보호를 위한 설계 시 고려사항”
– “TI 보호 디바이스를 위한 IEC 61000-4-x 테스트”